big.LITTLE

Cette technologie est utilisée pour la première fois avec la 3^e génération des processeurs de la famille ARM Cortex-A. Les ARM Cortex-A7 MPCore sont les LITTLE, tandis que les ARM Cortex-A15 MPCore ou ARM Cortex-A17 MPCore sont les big. Les différents processeurs sont connectés via un ensemble de deux systèmes de bus appelé CoreLink 400 ; la technologie CCI-400 (Cache coherent interconnect for accelerators (en)) permettant également d'échanger les données avec les autres processeurs (GPU, VPU (en), DSP…) et la mémoire et le GIC-400 (Generic Interrupt Controller), programmable, permettant de distribuer jusqu'à 480 interruptions sur les différents processeurs[1]. Le cœur ARM Cortex-A17 MPCore, présenté en février 2014, aussi puissant que le Cortex-A15 mais plus économe en énergie[2], pourra également jouer le rôle de big dans ce type d'architecture.

Différents modes de fonctionnement ont été introduits sous le noyau Linux par Linaro en juillet 2013. Un ou plusieurs des cœurs Cortex-A7 peuvent travailler lorsque la charge est faible, tandis que les A12 ou A15 prendront le relais (mode IKS – In Kernel Switcher, signifiant en anglais « Commutation dans le noyau ») ou s'y ajouteront (mode GTS – Global Task Scheduling, signifiant « ordonnancement global des tâches »)[3] lorsque l'utilisation le nécessitera.

La nouvelle (uniquement des FPGA X-Gene en 2013) génération, 64 bits d'ARM, nommée ARM Cortex-A50 autorise aussi cette technologie, mais avec un meilleur rendement. l'ARM Cortex-A53 sera le LITTLE et l'ARM Cortex-A57 le big. Une nouvelle version du bus, nommé CoreLink 500 permet de joindre jusqu'à 4 processeurs LITTLE et jusqu'à 16 processeurs big dans différentes combinaisons selon le type de plateforme ciblée (smartphone basse consommation, smartphone plus puissant, tablette ou serveur[4])