SystemVerilog
SystemVerilog est à la fois un langage de description, se basant pour cela sur Verilog, et un langage de vérification de matériel, permettant de faire de la simulation et vérification. Il est standardisé sous le numéro IEEE 1800 par l'Institute of Electrical and Electronics Engineers (IEEE)[1].
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Historique
En 2020, le langage en était à la septième révision en 20 ans avec IEEE 1800-2017 publié en février 2018. Le développement de la norme est fait de façon transparente et collaborative, via le site accellera.mantishub.io[1] - [2]
Description
Les fichiers de fonctions de SystemVerilog on l'extension .sv pour la partie logique et .svr pour la partie réelle[3]. Les fichiers d'entête ont l'extension .svh.
Le logiciel libre de simulation, Verilator supporte ce langage[4].
Annexes
Références
- (en) Dave Rich, « Time for Another Revision of the SystemVerilog IEEE 1800 Standard », sur Siemens,
- (en) Jonathan Bromley, « IEEE Std.1800-2017 for SystemVerilog: What Changed? », sur Verilab.com,
- 2018, p. 95.
- (en) Norbert Kremeris, « Verilator Pt.2: Basics of SystemVerilog verification using C++ », sur ItsEMbeddedd.com,
Bibliographie
- (en) 1800-2017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language, IEEE, (ISBN 978-1-5044-4509-2, DOI 10.1109/IEEESTD.2018.8299595, présentation en ligne)
Liens externes
- https://accellera.mantishub.io — Site du développement de la norme
- (en) « SystemVerilog Tutorial », sur ASIC World,
- (en) « SystemVerilog Tutorial », sur Chipverify