Langage de vérification de matériel
Un langage de vérification de matériel (anglais : Hardware verification language, ou HVL) est un langage permettant de vérifier et valider un circuit défini dans un langage de description de matériel (HDL).
SystemVerilog est par exemple un HVL pour Verilog ; ce langage est notamment supporté par le logiciel libre Verilator[1].
La méthodologie de vérification universelle (anglais : Universal Verification Methodology, ou UVM), est décrite dans le standard IEEE 1800.2-2020, et peut être effectuée à l'aide du module en langage Python pyuvm[2].
Références
- (en) Norbert Kremeris, « Verilator Pt.2: Basics of SystemVerilog verification using C++ », sur ItsEMbeddedd.com,
- (en) Ray Salemi, « Python and the UVM », sur siemens.com,
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