AccueilđŸ‡«đŸ‡·Chercher

ARM Cortex-A12 MPCore

Le Cortex-A12 MPCore est un processeur ARM de la 3e gĂ©nĂ©ration des ARM Cortex-A. Il est situĂ© entre les processeurs Cortex-A7 et Cortex-A15 au niveau des performances, tout en gardant l’efficacitĂ© Ă©nergĂ©tique de cette gĂ©nĂ©ration.

On peut Ă©galement le situer au niveau de la puissance de calcul entre le Cortex-A9 et le Cortex-A15[1].

Il est destinĂ© aux tĂ©lĂ©phones portables et aux tablettes de moyenne gamme. Il est 40% plus rapide que le Cortex-A9 Ă  la mĂȘme vitesse d'horloge, mais consomme la mĂȘme quantitĂ© d'Ă©nergie. Il devrait ĂȘtre produit fin 2014 pour apparaĂźtre dans les produits en 2015. En , ARM annonce le Cortex-A17 qui est encore plus efficace au niveau Ă©nergĂ©tique, est 60 % plus puissant que le Cortex-A9 et dont la frĂ©quence d'horloge pourra ĂȘtre supĂ©rieure ou Ă©gale Ă  2 GHz[1].

Implémentations

La premiĂšre implĂ©mentation annoncĂ©e est le Rockchip 32xx, qui devait sortir dĂ©but 2014 avec un quadruple cƓur, accompagnĂ© d'un GPU Mali-T624[2]. Le premier SoC de cette sĂ©rie, nommĂ© RK3288, utilisera finalement un Cortex-A17 et un GPU Mali-T720. Il n'y aura donc aucune implĂ©mentation de ce processeur jamais sortie.

Spécificités

Les spécifications du Cortex-A12 sont les suivantes[3] :

  • Large Physical Address Extensions (LPAE), sur 40 bits, permettant de gĂ©rer jusqu'Ă  1TO de mĂ©moire
  • Virtualisation matĂ©rielle
  • unitĂ© Thumb-2
  • support de sĂ©curitĂ© TrustZone
  • unitĂ© de calcul flottant vectoriel VFPv4
  • SIMD NEON
  • Superscalaire (Partial dual issue instruction), huit niveaux de pipeline, exĂ©cution des instructions out-of-order.

Parmi les unitĂ©s qui ne sont pas incluse dans le cƓur lui-mĂȘme, mais qui l'accompagne et lui permettent de travailler en cohĂ©rence avec d'autres cƓurs du mĂȘme type, on peut noter :

  • Un cache cohĂ©rent niveau 2 optionnel
  • L'unitĂ© de dĂ©boggage et traçage CoreSight SoC-400
  • Le bus AMBA 4 Cache Coherent Interconnect (CCI), il peut ĂȘtre combinĂ© avec la technologie CoreLink pour les Ă©changes haut-dĂ©bit avec les autres processeurs du SoC.
  • Le SCU (Snoop Control Unit), chargĂ© de la cohĂ©rence des caches.

Lien externe

Références

Cet article est issu de wikipedia. Text licence: CC BY-SA 4.0, Des conditions supplĂ©mentaires peuvent s’appliquer aux fichiers multimĂ©dias.