ZISC

Cette technologie se fonde sur la technique de réseaux de neurones fortement parallèles et codés dans le silicium. Ce concept est dû à Guy Paillet et à sa collaboration avec l'équipe de Carlo Rubbia (CERN, prix Nobel de physique 1984) et Leon Cooper (prix Nobel de physique 1972).

Le laboratoire IBM de semiconducteurs de Corbeil-Essonnes accepta d'implémenter l'idée de Paillet en confiant sa réalisation à l'équipe de Bernard Denis. Le ZISC 36 en fut la première implémentation brevetée par Guy Paillet (indépendant) et Pascal Tannhof[1] (IBM). Cette génération contenait par puce 36 cellules indépendantes ("neurones") assimilables à autant de processeurs parallèles. Ce parallélisme dans la recherche de structures était la clé de l'efficacité de la puce ZISC, cousine lointaine d'un appareil plus imposant : l'analyseur de textures développé par Jean Serra pour le laboratoire de morphologie mathématique de Fontainebleau.

Les ZISC étant parallèles par nature, on augmentait le nombre de neurones en augmentant simplement le nombre de puces ZISC sur le circuit. Le ZISC 78 implémentait 78 neurones formels et le CM1K de 2007 1024[2] sur une seule puce, permettant d'envisager des circuits de 10 000 à 50 000 neurones.

Le ZISC 36 permettait déjà à lui seul dès 1997 de faire évoluer avec de bonnes performances un véhicule virtuel sur une piste schématisée, en apprentissage externe[3].

Une nouvelle puce simulant 256 neurones formels, tirant avantage des nouvelles finesses de gravure en 0,045µm et de la technique silicon-on-insulator (SOI), fut ensuite annoncée par IBM en 2011 au niveau mondial[4].

Cette sortie coïncide avec l'arrivée dans le domaine public de quelques brevets concernant les techniques d'apprentissage[5] - [6].

IBM travaille avec le Lawrence Livermore Laboratory sur l'étude des usages possibles de ces nouvelles puces[7].

• (en) Cet article est partiellement ou en totalité issu de l’article de Wikipédia en anglais intitulé « Zero instruction set computer » (voir la liste des auteurs).